2.2.3.1 周波数プラン
周波数プランは2.2.4項3)のマルチパス対策も考慮し決定した。
1) デジタル信号処理部の基準クロックとしては、
a) 分解能の高いC/Aコードクロックを作るのに適した周波数であること
b) デジタル回路をFPGA上に実現する必要があるため、FPGAの動作速度、回路の規模から考慮して最大でも20〜30MHzの範囲内であること
2) 第1、第2中間周波数は、
a) 周波数配分の妥当性
b) マルチバス対策に要求される帯域幅を確保出来ること
c) 第2中間周波数とA/D変換のサンプリングクロック(ほとんどの場合、デジタル信号処理部のクロック)との周波数関係が
第2中間周波数=1/4 or 3/4 or 5/4 or…(2n-1)/4xサンプリングクロック周波数の関係を満たすこと。(nは整数)
が要求される。このような要求を満たす周波数として以下の周波数プランを採用した。
信号処理部基準クロック 20.526 MHz、(=サンプリングクロック)
第1局部発振周波数 1477.872 MHz
第1中間周波数 97.548 Mz
第2局部発振周波数 82.105 MHz
第2中間周波数 15.444 MHz (≒3/4xサンプリングクロック)
2.2.3.2 アナログ部仕様
設計したアナログ部の仕様を表2.1に示す
