4.3.1.2　APLコードの発生

APLパターンは10.23Mチップ/秒クロックによる2つのパターンによる排他論理和(S1とS2₃₄)であり、APLコードの機能のメカニズムを示す図4.3.1.2-1に示されている。S1それ自身は、それぞれ4092と4093チップの短周期の2つの12段レジスター(S1AとS1B)の排他論理和として発生される。S1A短周期が3750をカウントするとS1エポックが発生される。S1エポックはS1パターンが発生の15､345､000チップの後、1.5秒毎に出てくる。シフトレジスタ入力でのS1AとS1Bの多項式は下式で表せられる。

S1A：　1+X⁶+X⁸+X¹¹+X¹²),と

S1B：　1+X¹+X²+X⁵+X⁸+X⁹+X¹⁰+X¹¹+X¹²

シフトレジスタ入力での、対応する多項式のシフトレジスタのタップと指数の関係の例が図4.3.1.2-2、図4.3.1.2-3、図4.3.1.2-4と図4.3.1.2-5に示される。

　

図4.3.1.2-1　APLコード発生

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