1] 3to2エンコーダ
A/D変換されたデータは3レベルのコンパレータの出力として信号処理ASICに供給される。このデータを図2.5に示すように、デジタル信号処理クロックでサンプリングし、プライオリテイエンコーダによって、2ビットのデータに変更する。
2] 書込、読出アドレスデコーダ
コード、キャリアの設定用レジスタ、相関器出力バッファ等は、各チャンネル毎に固有のアドレスに割付られている。VMEバス上のアドレス及び必要な制御ラインの状態から、読出、書込を行うれレジスタを決定し、ストローブパルスの発生、バスバッファの制御等を行う。
3] ユーザタイムエポック制御レジスタ
ユーザタイムエポックの発生タイミングを制御するデータを記憶する。
4] パルス遅延回路
UTCエポックは基準クロック発生回路で発生させた1msec基準クロックから分解能48.7nsec(デジタル信号処理クロック1パルス分)で最大約5msecまで、任意に遅らせたタイミングを作ることが出来る。
遅延量はlmsec基準クロックとUTC時刻との位相差であり、測位演算の結果得られるクロックオフセットとGPS航法メッセージ中にあるGPS時刻とUTC時刻の差を加えたものである。
図はパルスOFF→ONの場合を示すが、逆の場合も同様の制御が必要となる。
5] 基準クロック発生回路
デジタル信号処理クロック(20.526MHz)をもとに、デジタル信号処理ASIC内部で使用するlmsec基準クロック、キャリアNCO基準クロック等を発生させる。
6] 割込制御回路
lmsec基準クロックのタイミングで、VMEバスラインへ割込要求を発生させる。
