この誤差の量は、図から、Early、Lateの間隔(スペーシング)にほぼ比例していることがわかる。そこで、このスペーシンングを0.1chip程度まで狭くし、マルチパス成分の影響を少なくしようとするものが、所謂ナローコリレータである。
この技術を使用するには、相関カーブの先端付近が尖鋭であることが必要となるが、一般のC/Aコード受信機では信号の通過帯域幅が1〜2MHz程度に制限されているため、自己相関カーブとしてなだらかな先端を持つものしか期待出来ない。
従って、ナローコリレータを採用するには、
a) 信号の帯域幅を広げ、相関カーブを先鋭なものが得られるようにする
b) サンプリングクロックの周波数を帯域幅の拡大に応じて上げる
c) Early、Lateのスペーシングを狭くする
必要がある。機上受信機では将来この技術に対応出来るよう、アナログ部で帯域幅を確保し、信号処理部の回路設計も行った。
2.2.4.2 デジタル信号処回路ブロック図
図2.12にデジタル信号処理部ブロック図を、図2.13に各チャンネルに割当られた部分のブロック図を示す。
デジタル信号処理部は、各6チャンネル分の処理回路を有するFPGAが2個で構成されており、相互が完全に同一タイミングで動作するよう同期がとられている。レジスタのアドレスがチャンネル毎に割り当ててあるため、ソフトウェアは2個で構成されていることを何ら意識することなく、回路を利用することが出来る。
割込制御、ユーザタイムエポックの回路も2組存在するが、片方のみを使用している。
