図1・41FETの構造を示す。PとN型半導体を用いるが真空管と類似な動作をするもので， N型半導体のドレイン電極Dからソース電極Sに電流を注入すると電子は電流と逆に移動する。この電子流を挟むP型部分にあるゲート電極Gにマイナスの電圧をかけると電子を通さない空乏層が生じて電子流が制御される。ゲートGに信号電圧を加えるとD-S間の電流がGの信号で制御された出力電流となるので抵抗を通して出力電圧として取り出せる。この動作は真空管のプレートとカソード間に流れる電流をグリッド電圧で制御する動作と似ているのでFETは非常に高い入力抵抗回路となる。（b）にFETの記号を示す。ゲート部がP型とN型とによりPチャネルとNチャネルに分けられる。

　

　

　トランジスタの電極はE， BとCの3つであるが接地する電極は入−出力共通となるので入力が2極， 出力が2極の4つの端子をもつ4端子回路として等価回路が作られる。

　

　

　図1・42にPNPベース接地回路と4端子等価回路を示す。入力， 1-1’に電圧V1， 電流i1を加えるとき出力， 2-2’にv2， i2が現れるとして表示する。トランジスタの等価回路として代表的な回路は内部抵抗を用いたrパラメータと4端子定数を用いたhパラメータ表示がある。図1・43にエミッタ接地回路に対するrパラメータ等価回路を示す。信号eに対する等価回路なので直流バイアスは省略できる。信号は小振幅とするとベース抵抗rb， エミッタ抵抗re， コレクタ抵抗rc及び電流増幅率に対応する結合抵抗rmで表示できる。

　

　

　入力と出力端子間をhパラメータ（ハイブリッドパラメータとも呼ぶ）で表示すると図1・44のように等価回路が描ける。

　

　

　4端子回路の入力と出力との間はh定数を用いて

　

　

ここでh21は

　

　

でコレクタを短絡したときの電流増幅率αとなる。h11は入力抵抗， h22は出力コンダクタンス（抵抗の逆数）， h12はエミッタを開放したときの入力−出力間電圧比の物理的性質に対応する。

　トランジスタの規格としてはrパラメータ， hパラメータの他に最大許容電力， 内部発生雑音を示す雑音指数NF， 温度変化の影響を示すコレクタ遮断電流ICO等があり回路を設計する場合に使用される。

　半導体素子の型名や用途はJIS（日本工業規格）により表示される。図1・45に表示の意味を示す。