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4.3 デジタル遅延合成回路の試作と基本特性
(1)試作回路の概要
 本回路は、遅延合成方式新マイクロ波標識のうち、図4-5に示すようにローカル信号によってレーダー周波数がベースバンド周波数に変換された段階のI信号、Q信号をアナログで入力できるものとし、デジタル的に遅延合成処理を施した信号をアナログのI信号、Q信号として出力できるものとして設計した。
 図4-6は、デジタル遅延合成回路の具体的なブロックであり、代表して1チャンネル分を示している。入力されたアナログベースバンド信号は増幅器で増幅、オフセット調整され、アンチエリアシング用ローパスフィルタを介してA/D変換器に入力される。A/D変換器は60MHzサンプリングで14bitデジタルデータに変換する。このデジタルデータは、30万ゲートのFPGA(Field Programmable Gate Array)により遅延合成処理される。処理後のデータは、D/A変換器によりアナログデータに変換され、増幅器で増幅、オフセット調整され、出力される。実際には、この回路がIチャンネル用とQチャンネル用の2系統必要となる。実際のプリント基板上への部品配置は、概ね図4-7のようになる。
 
図4-5 デジタル遅延合成ビーコンの試作回路部分
 
図4-6 デジタル遅延合成回路のブロック図
 
図4-7 デジタル遅延合成回路のプリント基板イメージ
 
 次に、遅延合成処理を行うFPGA設計について述べる。FPGAは、使用者が内部の回路を自由に書き換え可能な集積回路であり、図4-8のように回路データを書き込んだROM(コンフィグレーションROM)と組み合わせて使用する。このコンフィグレーションROMに、作成したい回路の情報を書き込んでおくことで、電源起動時にFPGAはその回路情報を読み出し、所望の回路が実現される。回路の変更は、コンフィグレーションROMの書き換えで何度でも可能であり、またFPGAの入出力端子も使用者が自由に設定可能である等の柔軟性があり、近年電子機器に多用されている。
 図4-9はFPGA内部に実現する回路の機能ブロックである。応答コードは1μsを基本とする16ビットで構成できるよう、遅延ユニットを16個持つこととし、この出力をON/OFFすることでコードを生成する。このコードは容易に変更可能なように、FPGA内のプログラムではなく、外部に持たせたスイッチで設定可能な設計とした。また、この1μsの遅延ユニットはさらに細かい遅延の組み合わせで作られており、本システムの設計ではこれを単位遅延時間として0.1μsとしている。
 以上により、FPGAでのデジタル処理による遅延合成処理を行い、A/D、D/A変換によりアナログ入出力を可能としたデジタル遅延合成回路を実現する。
 
図4-8 FPGA(Field Programmable Gate Array)の概要
 
図4-9 FPGA内の機能ブロック







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